L’Europa cerca di diventare indipendente nella produzione di chip con lo sviluppo di acceleratori personalizzati basati su Risc-V. 
Il Chips Act europeo vuole rendere indipendente l’Unione così da ambire a dire la sua nel mercato dei microprocessori e dei chip in generale provando a recuperare il terreno perso in tanti anni. Il programma EPI (European Processor Initiative) ha appunto come obiettivo quello di progettare e realizzare il primo processore interamente europeo.
EPI conferma di aver completato il suo primo processore: battezzato EPAC, sfrutta l’architettura (ISA, Instruction Set Architecture) RISC-V in modo da svincolare il design da qualunque multinazionale, governo e proprietà intellettuale privata. Con un paragone un po’ azzardato si potrebbe dire che RISC-V può essere pensata come l’equivalente di GNU/Linux per il mondo dell’hardware.
EPAC combina diverse tecnologie di accelerazione specializzate per diverse aree applicative. Il chip di test contiene quattro micro-tile vettoriali formate dal core RISC-V Avispado progettato da SemiDynamics e un’unità di calcolo vettoriale messa a punto dal Barcelona Supercomputing Center e dell’Università di Zagabria.
Il consorzio spiega che ogni tile contiene un “Home Node” e della cache L2, rispettivamente progettate da Chalmers e FORTH, fornendo una “visione coerente del sottosistema di memoria”. Vi sono poi due acceleratori aggiuntivi: lo Stencil and Tensor accelerator (STX) sviluppato da Fraunhofer IIS, ITWM ed ETH Zürich e un variable precision processor (VRP) creato da CEA LIST. Tutti gli acceleratori nel chip sono collegati da una rete ad altissima velocità sviluppata da EXTOLL.
Il Risc-V renderà l’Europa indipendente dalla fornitura esterna
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A quanto pare, il progetto ha mantenuto le sue promesse poiché il primo lotto di chip sta venendo attualmente testato nei laboratori di EPI. I processori RISC-V sono stati progettati per contenere più acceleratori multi-purpose, tutti incentrati sull’ISA RISC-V e sui suoi principi di design. Il processore contiene quattro tile di Vector Processing Unit (VPU) costituite da core Avispado RISC-V progettato da SemiDynamics e da elementi di elaborazione vettoriale progettati dal Barcelona Supercomputing Center e dall’Università di Zagabria. In ogni tile, ci sono nodi home e cache L2, che sono i contributi di Chalmers e FORTH.
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Per un’ulteriore spinta, ci sono gli acceleratori Stencil e Tensor (STX) progettati da Fraunhofer IIS, ITWM ed ETH Zürich e il processore a precisione variabile (VRP) progettato da CEA LIST. Per mantenere tutti questi componenti collegati, è presente un router Network-on-Chip (NoC) ad alta velocità e SERDES sviluppato da EXTOLL. Altre connessioni off-chip sono finora sconosciute, ma, tuttavia, presumiamo che ci saranno opzioni I/O DDR5 e PCIe Gen4 o Gen5 da utilizzare.
